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    • 专利摘要:
    Die vorliegende Erfindung bezieht sich auf eine Speicherzelle, die eine quasi gefaltete Bitleitungsleseanordnung mit einem offenen Bitleitungszellarray aufweist. Das Speicherzellenarrayrauschen ist verglichen mit der herkömmlichen offenen Bitleitung vernachlässigbar. Ebenso kann die verdrillte Bitleitungsstruktur für die Erfindung angewendet werden, um das Zwischenbitleitungskopplungsrauschen zu reduzieren. Die Ausführungsbeispiele der vorliegenden Erfindung reduzieren die Größe des Kantenarrays, reduzieren die Leseleistungsanforderungen und liefern einen einfachen Bitleitungsentwurf. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weist eine Speichervorrichtung eine Mehrzahl von Leseverstärkern, wobei jeder Leseverstärker einen Zugriff auf Daten ermöglicht, die Arrays von Zellen zugeordnet sind; ein Bitleitungspaar, das mit jedem Leseverstärker gekoppelt ist und eine Bitleitung und eine Komplementärbitleitung aufweist; eine Mehrzahl von Wortleitungen, die einem Array von Zellen zugeordnet sind; und eine Mehrzahl von Schaltern auf, die verwendet werden, um einen Zugriff auf Speicherzellen der Speichervorrichtung zu ermöglichen. Die Anordnung der Speichervorrichtung ermöglicht es, daß ein VBLEQ-Signal direkt mit den Bitleitungen und Komplementärbitleitungen der Speichervorrichtung gekoppelt werden kann. Ein verbesserter Leseverstärker, der eine Vorladeschaltung eines einzelnen Transistors aufweist, ist ebenso beschrieben. Gemäß einem weiteren Aspekt der ...
    公开号:DE102004006948A1
    申请号:DE200410006948
    申请日:2004-02-12
    公开日:2004-09-16
    发明作者:Jungwon Suh
    申请人:Infineon Technologies AG；
    IPC主号:G11C7-08
    专利说明:
    [0001] Die vorliegende Erfindung beziehtsich allgemein auf Speicherzellen und insbesondere auf einen dynamischenDirektzugriffsspeicher, der offene Bitleitungszellarrays aufweist,und auf ein Verfahren zur Bitleitungskonfiguration zum Lesen vonDaten aus einer Speicherzelle.
    [0002] In einer Speichervorrichtung istdie Zellfläche derwesentlichste Faktor, der die Chipgröße bestimmt. Ein Reduzierender Speicherzellgröße weist einegroßeAuswirkung auf Kostenwirksamkeit und Kompatibilität mit Gehäusen vorherigerGenerationen auf. Eine wichtige Betrachtung beim Reduzieren derGröße einerSpeicherzelle ist die Konfiguration der Bit- und Komplementärbitleitungen.Die Anordnung der Bit- undKomplementärbitleitungenbeeinflußtdas Rauschen und ein Zwischenbitleitungskoppeln.
    [0003] Es gibt zwei herkömmliche Anordnungen von Bit-und Komplementärbitleitungen.Die verdrillte, gefaltete Bitleitungskonfiguration, wie z. B. in 1 gezeigt ist, wurde bisheraufgrund ihrer Rauschimmunitätin den meisten Dynamikdirektzugriffsspeicher-(DRAM-)Zellen verwendet.Insbesondere ist ein Leseverstärker(SA) 104 mit einer Bitleitung 106 und einer Komplementärbitleitung 108 ineinem Speicherzellarray 102 gekoppelt. Wie gezeigt ist, sinddie Bitleitungen verdrillt, was ein reduziertes Zwischenbitleitungskoppelnliefert. Mit den jüngsten Verbesserungenin der Halbleiterherstellung hat diese Konfiguration eine minimaleZellgröße von 8F2 erzielt, wobei F eine minimale Merkmalsgröße ist.
    [0004] Wenn die kleinere Zellgröße die Gesamtchipgröße reduzierensoll, wird oft eine offene Bitleitungskonfiguration verwen det. Dieoffene Bitleitungskonfiguration weist eine Zellfläche von6 F2 (oder 4 F2)auf und liefert eine einfache Struktur. Die offene Bitleitungskonfigurationleidet jedoch aufgrund des unterschiedlichen Orts der Bitleitungenan Rauschen. Dies bedeutet, daß,da die Bitleitung und die Komplementärbitleitungen unterschiedlichenArrays zugeordnet sind, die Bitleitung und die Komplementärbitleitungeneinem unterschiedlichen Rauschen ausgesetzt sind, das nicht aufgehobenwerden kann. Entsprechend müssendie großeninhärenten Rauschpegelreduziert werden, um die offene Bitleitungskonfiguration zu einerannehmbareren Option zu machen.
    [0005] Insbesondere Bezug nehmend auf 2 ist eine herkömmlicheoffene Bitleitungskonfiguration gezeigt. Ein Leseverstärkerarray 202,das einen Bitleitungsleseverstärker 204 umfaßt, detaillierterin 3 gezeigt, befindetsich zwischen zwei Zellarrayblöcken.Der herkömmlicheLeseverstärker 301 weist eineVerstärkervorladeschaltung 302 auf,die ein Paar Transistoren 304 und 306 umfaßt, diezwischen die Bitleitungen 206 und 208 geschaltetsind. Ein Spannungs-Bitleitungs-Äquivalent-(VBLEQ-)Spannungspegel 308 istmit den Transistoren 304 und 306 gekoppelt, während einPC-Signal 310 mitden Gates der Transistoren 304 und 306 sowie demGate eines Transistors 312 gekoppelt ist. Die Funktionsweise desLeseverstärkersaus 3 ist im Stand derTechnik bekannt.
    [0006] Wieder Bezug nehmend auf 2 wirkt eine der beidenBitleitungen 206 oder 208 während einer Leseoperation alseine Referenzleitung. Folglich sind Scheinkantenzellarrays (Dummy-Kantenzellarrays) 210 nötig, umeine Bitleitungslast fürdas Kanten-Bitleitungs-Leseverstärker-Array 202 anzupassen, wennDaten aus einem Array von Zellen 212 gelesen werden. DiesesScheinkantenzellarray erhöhtim allgemeinen die Größe des Chips.Ein weiteres wesentliches Problem der offenen Bitleitungskonfiguration istder großePegel an Rauschen, der Bitleitungen zugeordnet ist, die in separatenArrays angeordnet sind. Dies senkt den Lesespielraum, was die Leseoperationinstabil und eine Zellauffrischzeit schlecht macht. Zusätzlich zueinem Arrayrauschen ist das Zwischenbitleitungskopplungsrauschenin der herkömmlichenoffenen Bitleitungskonfiguration groß, was den Lesespielraum ebensoreduziert. Diese Zwischenbitkopplung kann nicht beseitigt werden.
    [0007] Folglich besteht ein Bedarf nacheiner verbesserten Bitleitungskonfiguration zum Lesen von Datenaus offenen Bitleitungszellen.
    [0008] Es ist die Aufgabe der vorliegendenErfindung, eine Speichervorrichtung mit verbesserten Charakteristikaoder ein verbessertes Verfahren zum Lesen und Schreiben von Datenin einer Speichervorrichtung zu schaffen.
    [0009] Diese Aufgabe wird durch eine Speichervorrichtunggemäß Anspruch1, 5 oder 11 oder ein Verfahren gemäß Anspruch 16, 21 oder 26 gelöst.
    [0010] Die vorliegende Erfindung beziehtsich auf eine Speicherzelle, die eine quasi gefaltete Bitleitungslese-bzw. -erfassungsanordnung mit einem offenen Bitleitungszellarrayaufweist. Das Speicherzellarrayrauschen verschiedener Ausführungsbeispiele dervorliegenden Erfindung ist verglichen mit einer herkömmlichenSpeichervorrichtung, die eine offene Bitleitungskonfiguration aufweist,vernachlässigbar. Ebensokann die verdrillte Bitleitungsstruktur gemäß einem Ausführungsbeispielder Erfindung verwendet werden, um das Zwischenbitleitungskopplungsrauschenzu reduzieren. Die Ausführungsbeispieleder vorliegenden Erfindung reduzieren die Größe des Kantenarrays, reduzierendie Leseleistungsanforderungen und liefern einen einfachen Bitleitungsentwurf.
    [0011] Gemäß einem Ausführungsbeispielder vorliegenden Erfindung weist eine Speichervorrichtung eine Mehrzahlvon Leseverstärkern,wobei jeder Leseverstärkereinen Zugriff auf Da ten, die Arrays von Zellen zugeordnet sind,ermöglicht;ein Bitleitungspaar, das mit jedem Leseverstärker gekoppelt ist und eineBitleitung und eine Komplementärbitleitungaufweist; und eine Mehrzahl von Wortleitungen auf, die einem Arrayvon Zellen zugeordnet sind. Gemäß weiterenAspekten der Erfindung wird eine Mehrzahl von Schaltern eingesetzt,um einen Zugriff auf Speicherzellen der Speichervorrichtung zu ermöglichen.
    [0012] Die Anordnung der Speichervorrichtungermöglichtes, daß einVBLEQ-Spannungspegel direkt mit den Bitleitungen und Komplementärbitleitungen derSpeichervorrichtung gekoppelt werden kann. Schließlich istauch ein verbesserter Leseverstärker, dereine Vorladeschaltung eines einzelnen Transistors aufweist, beschrieben.
    [0013] Gemäß einem weiteren Aspekt dervorliegenden Erfindung ist ein Verfahren zur Bitleitungskonfigurationzum Lesen oder Schreiben von Daten in einer Speichervorrichtungbeschrieben. Das Verfahren weist ein Bereitstellen eines Bitleitungspaars, daseine Bitleitung und eine Komplementärbitleitung aufweist, und einKoppeln des Bitleitungspaars mit einer Mehrzahl von Leseverstärkern auf.Eine Mehrzahl von Schaltern ist ebenso in dem Bitleitungspaar vorgesehen,was einen Zugriff auf eine Speicherzelle zum Lesen oder Schreibenvon Daten in der Speicherzelle erlaubt.
    [0014] Bevorzugte Ausführungsbeispiele der vorliegendenErfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungennäher erläutert. Eszeigen:
    [0015] 1 einSchaltungsdiagramm eines Abschnitts einer herkömmlichen Speicherzelle, dieeine verdrillte gefaltete Bitleitungskonfiguration aufweist;
    [0016] 2 einSchaltungsdiagramm eines Abschnitts einer herkömmlichen Speicherzelle, dieeine offene Bitleitungskonfiguration aufweist;
    [0017] 3 einSchaltungsdiagramm eines herkömmlichenBitleitungsleseverstärkers;
    [0018] 4 einSchaltungsdiagramm eines Abschnitts einer Speicherzelle gemäß der vorliegenden Erfindung;
    [0019] 5 einSchaltungsdiagramm eines Bitleitungsleseverstärkers, der in 4 verwendet wird, gemäß der vorliegenden Erfindung;
    [0020] 6 einevergrößerte Ansichtder Speicherzelle aus 4 gemäß der vorliegendenErfindung;
    [0021] 7 einevergrößerte Ansichtder Speicherzelle aus 4,die die Operation der Zelle durch ein Freigeben einer ersten Wortleitunggemäß der vorliegendenErfindung zeigt;
    [0022] 8 einevergrößerte Ansichtder Speicherzelle aus 4,die die Operation der Zelle durch ein Freigeben einer zweiten Wortleitunggemäß der vorliegendenErfindung zeigt;
    [0023] 9 einevergrößerte Ansichtder Speicherzelle aus 4,die die Operation der Zelle durch ein Freigeben einer dritten Wortleitunggemäß der vorliegendenErfindung zeigt;
    [0024] 10 einevergrößerte Ansichtder Speicherzelle aus 4,die die Operation der Zelle durch ein Freigeben einer vierten Wortleitunggemäß der vorliegendenErfindung zeigt;
    [0025] 11 einSchaltungsdiagramm eines Abschnitts einer Speicherzelle, die eineverdrillte Bitleitungspaarkonfiguration aufweist, gemäß der vorliegendenErfindung;
    [0026] 12 einSchaltungsdiagramm der Speicherzelle aus 11, das das reduzierte Zwischenbitleitungskopplungsrauschengemäß der vorliegendenErfindung zeigt; und
    [0027] 13 einenEntwurf, der einen Schalter, der in einer verdrillten Bitleitungspaarkonfiguration implementiertist, gemäß der vorliegendenErfindung zeigt.
    [0028] Die vorliegende Erfindung beziehtsich auf eine Speicherzelle, die eine quasi gefaltete Bitleitungslese-bzw. -erfassungsanordnung mit einem offenen Bitleitungszellarrayaufweist. Zuerst Bezug nehmend auf 4 istein Schaltungsdiagramm eines Abschnitts einer Speicherzelle gemäß der vorliegendenErfindung gezeigt. Ein Array 402 weist eine Mehrzahl vonSpeicherzellen 404 auf, die mit Wortleitungen 406 gekoppeltsind. Ein Leseverstärkerarray 408,das einen Leseverstärker 410 aufweist,ist mit einer Bitleitung 412 oder einer Komplementärbitleitung 414 gekoppelt.Wie in 5 gezeigt ist,könnte einLeseverstärker 410 eineVorladeschaltung eines einzelnen Transistors 502, der einGate aufweist, das mit dem PC-Signal 310 gekoppelt ist,gemäß der vorliegendenErfindung verwenden. Da alle Bitleitungen durch eine Mehrzahl vonSchaltern verbunden sind, könnendie beiden Transistoren 304 und 306 eines herkömmlichenLeseverstärkersaus 3 beseitigt werdenund das VBLEQ kann an alle der Bitleitungen angelegt werden, wiedies gezeigt ist.
    [0029] In der herkömmlichen offenen Bitkonfigurationist nicht jede Bitleitung mit anderen Bitleitungen in anderen Zellblockarraysverbunden. Das Ausführungsbeispielaus 4 der vorliegendenErfindung verbindet Bitleitungen durch alle Zellblockarrays und weistvorzugsweise eine Mehrzahl von Schaltern zu. Die Schalter sind vorzugsweisein einem Zickzack-Muster derart implementiert, daß zwei Schalter nicht parallelpro einem Paar Bitleitungen plaziert sind. Wie Bezug nehmend aufspätereFiguren detaillierter beschrieben ist, könnte ein Abstand eines Schaltersexakt gleich zweimal einem Bitleitungsabstand sein. Das Ausführungsbeispielaus 4 erfordert ebensoein Scheinkantenarray 416 zur Lastanpassung des Kantenleseverstärkerarrays 408.Die Größe des Scheinkantenarraysist jedoch in etwa eine Hälftedes anderen Zellarrayblocks. Dies bedeutet, daß, wenn N die Anzahl von Segmenteneines Zellarrayblocks ist, das Scheinkantenarray nur N/2 Segmentebenötigt.Entsprechend nimmt die Speichervorrichtung der vorliegenden Erfindungverglichen mit einer herkömmlichenSpeichervorrichtung mit offenem Bitleitungszellarray weniger Fläche ein.
    [0030] Schließlich folgt gemäß der vorliegendenErfindung das direkte Anlegen eines VBLEQ-Signals an die Bit- unddie Komplementärbitleitungen.Da die Bitleitungen, die Leseverstärkern in einer Spalte zugeordnetsind, alle durch Schalter verbunden sind, kann VBLEQ direkt an derScheinkante mit einer Bitleitung verbunden sein, was die Bitleitungsvorladezeitkürzermacht. Im Gegensatz zu herkömmlichen Leseverstärkern, dieeinen Vorladeschaltungsaufbau aufweisen, der drei Transistoren aufweist,kann der Vorladeschaltungsaufbau der vorliegenden Erfindung aufeinen Transistor vereinfacht werden, der mit einer Bitleitung undseiner Komplementärbitleitung verbundenist, oder sogar gemäß einererlaubten Vorladezeit beseitigt werden. Der vereinfachte Vorladeschaltungsaufbauder vorliegenden Erfindung führt zueiner reduzierten Leseverstärkerfläche.
    [0031] Bezug nehmend 6 ist eine vergrößerte Ansicht der Speicherzelleaus 4 gemäß der vorliegendenErfindung gezeigt. Eine Mehrzahl von Schaltern 602–614,dargestellt durch rechteckige Kästen,ist in einer ersten Bitleitung 412 enthalten, während Schalter 620–626 ineiner zweiten Bitleitung 414 enthalten sind. Die Operationder Schalter wird Bezug nehmend auf die 7–10 detaillierter beschrieben,währendder Entwurf der Schalter in einem Halb leiterbauelement Bezug nehmendauf 13 detaillierterbeschrieben wird. Ein ausgefüllter(d. h. dunkler) rechteckiger Kasten zeigt an, daß der Schalter eingeschaltetist, währendein freier (d. h. heller) rechteckiger Kasten anzeigt, daß der Schalterausgeschaltet ist. Alle Bitleitungssegmente sind während einesVorladens durch Schalter verbunden. Wenn die Anzahl von Wortleitungenin einem Zellarrayblock M ist, wird ein Zellblockarray durch dieAnzahl von Segmenten N geteilt, wobei in 6 N = 4 gilt. Deshalb weist ein segmentierterZellblock M/N Wortleitungen auf. Obwohl zwei Wortleitungen pro Segmentgezeigt sind, könntenmehr Wortleitungen gemäß der vorliegendenErfindung verwendet werden.
    [0032] Bezug nehmend auf die 7–10 istdie Operation der Speichervorrichtung der vorliegenden Erfindungwährendeines Lesens und Schreibens beschrieben. Eine vergrößerte Ansichtder Speicherzelle aus 4 zeigtdie Operation der Zelle durch ein Freigeben einer ersten Wortleitunggemäß der vorliegendenErfindung. Da es in dem Ausführungsbeispiel der 7–10 vierSegmente gibt, gibt es insgesamt vier Fälle für eine Wortleitungsaktivierung.In 7 ist eine Wortleitung 702 indem Zellarraysegment 0 aktiviert. Die sechs Schalter proeinem Bitleitungspaar sind ausgeschaltet, was zwei Paare von Bitleitungenerzeugt, die in einem quasi gefalteten Stil konfiguriert sind. Insbesonderesind Schalter 602, 606, 612, 620, 622 und 626 ausgeschaltet,was ein Bitleitungspaar (BL und /BL bezeichnet) erzeugt, das jedemder Leseverstärker 410 und 411 zugeordnet ist,was es dem Leseverstärker 410 ermöglicht,Daten von einer Zelle (d. h. der Zelle, die der Bitleitung 414 zugeordnetist) zu lesen, und dem Leseverstärker 411 ermöglicht,Daten von einer weiteren Zelle (d. h. der Zelle, die der Bitleitung 412 zugeordnetist) zu lesen.
    [0033] Wie in 8 gezeigtist, ist eine Wortleitung in dem Zellarraysegment 1 aktiviert.Wie in 7 sind ebensosechs Schalter fürein Paar von Bitleitungen ausgeschaltet.
    [0034] Dieses Mal sind Schalter 604, 608, 614, 620, 622 und 626 ausgeschaltet,was es dem Leseverstärker 410 ermöglicht,Daten von der Zelle zu lesen, die der Bitleitung 412 zugeordnetist, und dem Leseverstärker 411 ermöglicht,Daten von der Zelle zu lesen, die der Bitleitung 414 zugeordnetist. Wie in 9 gezeigtist, ist eine Wortleitung in dem Zellarraysegment 2 aktiviert.Die Schalter 602, 608, 612, 620, 624 und 626 sindnun fürein Paar von Bitleitungen ausgeschaltet, was es ermöglicht,daß derLeseverstärker 410 Datenvon einer Zelle liest, die der Bitleitung 414 zugeordnetist, und dem Leseverstärker 411 ermöglicht,Daten von einer Zelle zu lesen, die der Bitleitung 412 zugeordnetsind. Schließlichist, wie in 10 gezeigtist, eine Wortleitung in dem Zellarraysegment 3 aktiviert.Die Schalter 604, 610, 614, 620, 624 und 626 sindausgeschaltet, was es dem Leseverstärker 410 ermöglicht,Daten von einer Zelle zu lesen, die der Bitleitung 412 zugeordnetist, und dem Leseverstärker 411 ermöglicht,Daten von einer Zelle zu lesen, die der Bitleitung 414 zugeordnetist.
    [0035] Das Ausführungsbeispiel der 7-10 liefert eine Anzahl von Vorteilen.Wenn z. B. die Längeder Bitleitung an einem Zellarrayblock L ist, weist ein Paar vonBitleitungen eine LängeL auf und ein weiteres Paar von Bitleitungen weist eine Länge L/2auf. Wie in der Figur gezeigt ist, ist jeder Bitleitungsleseverstärker mitjedem Paar von Bitleitungen verbunden, das durch Schalter segmentiertist. Da eine quasi gefaltete Bitleitungskonfiguration während eines Lesenshergestellt wird, wird ein Arrayrauschen verglichen mit der herkömmlichenoffenen Bitleitungskonfiguration dramatisch reduziert. Ferner weistein Paar von Bitleitungen eine kurze Länge auf (z. B. L/2). Als einErgebnis ist der Leseleistungsverbrauch aufgrund der leichterenBitleitungsbelastung reduziert. Die herkömmliche Bitleitungsbelastungpro Leseverstärkerbeträgt4 CBL, wobei ein CLB gleich einer Bitleistungskapazität ist, dieeine LängeL aufweist, wohingegen die Speichervorrichtung der vorliegendenErfindung eine Belastung von 3 CBL aufweist, wenn N = 4 gilt. Folglichwird der Leseleistungsverbrauch um 25% reduziert.
    [0036] Bezug nehmend auf 11 ist ein Schaltungsdiagramm eines Abschnittseiner Speicherzelle, die eine verdrillte Bitleitungspaarkonfigurationaufweist, gemäß der vorliegendenErfindung gezeigt. WährendSpeicherzellen, die eine herkömmlicheoffene Bitleitungskonfiguration aufweisen, das Zwischenbitleitungskopplungsrauschennicht aufheben können,reduziert das Ausführungsbeispielaus 11, das eine verdrillteBitleitungskonfiguration verwendet, das Zwischenbitrauschen. DieOperation der Schalter aus 11 istdie gleiche wie Bezug nehmend auf die 7-10 beschrieben wurde. Dies bedeutet,daß dieSchalter fürdie jeweiligen Bitleitungspaare, obwohl sie sich aufgrund der verdrillten Bitleitungspaarkonfigurationan unterschiedlichen physischen Orten befinden, wie oben beschrieben ein- oder ausgeschaltetsind. Das Zwischenbitleitungskopplungsrauschen des Ausführungsbeispiels aus 11 ist in 12 dargestellt. Wenn die Opfer-Bitleitung(d. h. eine Bitleitung, die eine Interferenz empfängt) 1204 (oder 1206)ist, ruft die Aggressor-Bitleitung (d. h. die Bitleitung, die einZwischenbitkopplungsrauschen schafft) 1208, 1210, 1214 und 1216 eingewisses Zwischenbitleitungskopplungsrauschen an 1204 (oder 1206)hervor. 6V ist der Spannungspegel eines Zwischenbitleitungskopplungsrauschensvon einem Viertel-Bitleitungssegment (das bedeutet Länge L/4).Wie am besten in 12 zusehen ist, empfängtdie Opfer-Bitleitung 1204 (oder 1206) + 26 V und –26 V gleichzeitigvon den Aggressor-Bitleitungen 1208, 1210, 1214 und 1216.Deshalb wird das gesamte Zwischenbitleitungskopplungsrauschen zuder Opfer-Bitleitung 1204 (oder 1206) aufgehoben.
    [0037] Schließlich ist 13 ein weiterer vergrößerter Entwurf eines Abschnittseiner Speicherzelle, der die Schalter gemäß der vorliegenden Erfindungzeigt. Ein wichtiger Aspekt der vorliegenden Erfindung besteht darin,daß dieverdrillte Bitleitung auf einem Schalter implementiert sein kann, wodurchzusätzlich Fläche, diezum Verdrillen nötigist, beseitigt wird. Üblicherweisebenötigtdie verdrillte Bitleitungsimplementierung eine weitere Metallschichtzur Kreuzung der Bitleitungsschicht. Keine zusätzliche Schicht wird jedochbei diesem Ausführungsbeispielder vorliegenden Erfindung benötigt,was die Prozeßkomplexität und dieKosten der Speichervorrichtung reduziert. 13 zeigt einen beispielhaften Entwurffür dieverdrillte Bitleitung und die Schalter.
    [0038] Insbesondere ist ein Zellarraysegment 1302, daseinen ersten Schalter 1303 und einen zweiten Schalter 1305 aufweist,gezeigt. Ein Gate 1306, das dem ersten Schalter 1303 zugeordnetist, und ein Gate 1307, das dem zweiten Schalter 1305 zugeordnetist, sind gezeigt. Ähnlichsind eine erste Bitleitung 1308 und eine zweite Bitleitung 1309,wobei jede derselben dem Zellarraysegment zugeordnet ist, gezeigt.Der Schalter 1303 weist das Gate 1306, einen erstenAktivbereich 1310 und einen Drain- bzw. Source-Kontakt 1312 und 1314 auf.
    [0039] Ähnlichweist der Schalter 1305 das Gate 1307, einen zweitenAktivbereich 1320 und einen Drain- bzw. Source-Kontakt 1322 und 1324 auf.Die resultierenden Transistoren erzeugen Schalter, wie in der Technikbekannt ist, die geöffnetoder geschlossen werden können,um die Bitleitungspaare zu erzeugen, wie oben beschrieben wurde.
    权利要求:
    Claims (26)
    [1] Speichervorrichtung mit folgenden Merkmalen: einerMehrzahl von Leseverstärkern(410, 411), wobei jeder Leseverstärker einenZugriff auf Daten, die Arrays von Zellen (404) zugeordnetsind, ermöglicht; einemBitleitungspaar (412, 414), wobei das Bitleitungspaarmit jedem Leseverstärkerder Mehrzahl von Leseverstärkerngekoppelt ist und eine Bitleitung und eine Komplementärbitleitungaufweist; und einer Mehrzahl von Wortleitungen (406),die einem Array von Zellen zugeordnet sind, wobei jede Wortleitungauswählbarist.
    [2] Speichervorrichtung gemäß Anspruch 1, die ferner eineMehrzahl von Schaltern (602–614)aufweist, die in dem Bitleitungspaar (412, 414)positioniert sind.
    [3] Speichervorrichtung gemäß Anspruch 2, bei der die Schalterdie Auswahl von Daten aus einer ersten Speicherzelle mittels einerBitleitung und die Auswahl von Daten aus einer zweiten Speicherzelle mittelseiner Komplementärbitleitungermöglichen.
    [4] Speichervorrichtung gemäß einem der Ansprüche 1 bis3, bei der eine Verstärkervorladeschaltungjedes Leseverstärkerseinen einzelnen Transistor (502) aufweist.
    [5] Speichervorrichtung mit folgenden Merkmalen: einerMehrzahl von Leseverstärkern,wobei jeder Leseverstärkereinen Zugriff auf Daten ermöglicht,die Arrays von Zellen zugeordnet sind; einem Bitleitungspaar(412, 414), wobei das Bitleitungspaar mit jedemder Leseverstärkergekoppelt ist und eine Bitleitung und eine Komplementärbitleitung aufweist; einerMehrzahl von Wortleitungen (406), die den Arrays von Zellenzugeordnet sind, wobei jede Wortleitung auswählbar ist; und einer Mehrzahlvon Schaltern (602, 614), die in dem Bitleitungspaarpositioniert sind, wobei die Schalter alle Bitleitungen in einerSpalte verbinden und die Auswahl von Daten aus einer ersten Speicherzelle mittelsder Bitleitung und die Auswahl von Daten aus einer zweiten Speicherzellemittels einer Komplementärbitleitungermöglichen.
    [6] Speichervorrichtung gemäß Anspruch 5, bei der die Vorladeschaltungjedes Leseverstärkerseinen einzelnen Transistor (502) aufweist.
    [7] Speichervorrichtung gemäß Anspruch 5 oder 6, die fernerein VBLEQ-Signal aufweist, das direkt mit dem Bitleitungspaar ineinem Scheinzellarrayblock gekoppelt ist.
    [8] Speichervorrichtung gemäß einem der Ansprüche 5 bis7, die ferner eine Mehrzahl von Bitleitungspaaren aufweist, wobeijedes Bitleitungspaar einer separaten Mehrzahl von Leseverstärkern zugeordnetist.
    [9] Speichervorrichtung gemäß einem der Ansprüche 5 bis8, bei der jeder erste Leseverstärker Datenvon einer Zelle durch ein Zugreifen auf das Bitleitungspaar liestund ein zweiter LeseverstärkerDaten von einer Zelle durch ein Zugreifen auf ein zweites Bitleitungspaarliest.
    [10] Speichervorrichtung gemäß Anspruch 9, bei der das ersteBitleitungspaar und das zweite Bitleitungspaar unterschiedlicheLängenaufweisen.
    [11] Speichervorrichtung mit folgenden Merkmalen: einerMehrzahl von Leseverstärkern(410, 411), wobei jeder Leseverstärker einenZugriff auf Daten, die benachbarten Arrays zugeordnet sind, ermöglicht; einemverdrillten Bitleitungspaar, das mit einem Leseverstärker gekoppeltist und eine Bitleitung und eine Komplementärbitleitung aufweist; einerMehrzahl von Wortleitungen, die einem Array von Zellen zugeordnetsind, wobei jede Wortleitung auswählbar ist; und einer Mehrzahlvon Schaltern, die in den Bitleitungspaaren positioniert sind, wobeidie Schalter die Auswahl von Daten aus einer ersten Speicherzellemittels eines ersten Bitleitungspaars und die Auswahl von Datenaus einer zweiten Speicherzelle mittels eines zweiten Bitleitungspaarsermöglichen.
    [12] Speichervorrichtung gemäß Anspruch 11, die ferner eineMehrzahl verdrillter Bitleitungspaare aufweist, wobei jedes Bitleitungspaareiner separaten Mehrzahl von Leseverstärkern zugeordnet ist.
    [13] Speichervorrichtung gemäß Anspruch 11 oder 12, beider jeder LeseverstärkerDaten von einer ersten Zelle durch ein Zugreifen auf ein erstesBitleitungspaar liest und von einer zweiten Zelle durch ein Zugreifenauf ein zweites Bitleitungspaar liest.
    [14] Speichervorrichtung gemäß einem der Ansprüche 11 bis13, bei der das erste Bitleitungspaar und das zweite Bitleitungspaarunterschiedliche Längenaufweisen.
    [15] Speichervorrichtung gemäß einem der Ansprüche 11 bis14, wobei die Speichervorrichtung einen dynamischen Direktzugriffsspeicheraufweist.
    [16] Verfahren zum Lesen und Schreiben von Daten in einerSpeichervorrichtung, wobei das Verfahren folgende Schritte aufweist: Bereitstelleneines Bitleitungspaars, das eine Bitleitung und eine Komplementärbitleitungaufweist; Koppeln des Bitleitungspaars mit einer Mehrzahl von Leseverstärkern; Bereitstelleneiner Mehrzahl von Schaltern in dem Bitleitungspaar, wobei die Schalteralle Bitleitungen in einer Spalte verbinden und einen Zugriff aufeine Speicherzelle der Speichervorrichtung ermöglichen; und Bereitstelleneines Zugriffs auf die Zelle durch ein Auswählen der Schalter.
    [17] Verfahren gemäß Anspruch16, das ferner einen Schritt eines Koppelns einer Mehrzahl von Bitleitungspaarenmit der Mehrzahl von Leseverstärkern aufweist.
    [18] Verfahren gemäß Anspruch16 oder 17, das ferner einen Schritt eines direkten Koppelns eines VBLEQ-Signalsmit dem Bitleitungspaar aufweist.
    [19] Verfahren gemäß einemder Ansprüche16 bis 18, das ferner einen Schritt eines Anordnens der Bitleitungund der Komplementärbitleitungin einer verdrillten Paaranordnung aufweist.
    [20] Verfahren gemäß einemder Ansprüche16 bis 19, das ferner einen Schritt eines versetzten Anordnens derSchalter fürdas Bitleitungspaar aufweist, so daß die Schalter für das Bitleitungspaar nichtbenachbart zueinander sind.
    [21] Verfahren zum Lesen und Schreiben von Daten in einerSpeichervorrichtung, wobei das Verfahren folgende Schritte aufweist: Bereitstelleneines Bitleitungspaars, das eine Bitleitung und eine Komplementärbitleitungaufweist; Anordnen des Bitleitungspaars in einer verdrillten Paaranordnung; Koppelndes Bitleitungspaars mit einer Mehrzahl von Leseverstärkern; Bereitstelleneiner Mehrzahl von Schaltern in dem Bitleitungspaar, wobei die Schalteralle Bitleitungen in einer Spalte verbinden und einen Zugriff aufeine Speicherzelle der Speichervorrichtung ermöglichen; Bereitstelleneines Zugriffs auf die Speicherzelle durch ein Auswählen derSchalter; und Lesen von Daten aus der Speicherzelle.
    [22] Verfahren gemäß Anspruch21, bei dem der Schritt des Koppelns der Bitleitung mit einer Mehrzahlvon Leseverstärkerneinen Schritt eines Koppelns der Bitleitung mit einer Mehrzahl vonLeseverstärkernin einer Spalte aufweist.
    [23] Verfahren gemäß Anspruch21 oder 22, das ferner einen Schritt eines Koppelns eines direkten VBLEQ-Signalsmit dem Bitleitungspaar aufweist.
    [24] Verfahren gemäß einemder Ansprüche21 bis 23, das ferner einen Schritt eines Schreibens von Daten indie Speichervorrichtung aufweist.
    [25] Verfahren gemäß einemder Ansprüche21 bis 24, das ferner einen Schritt eines versetzten Anordnens derSchalter fürdas Bitleitungspaar aufweist, so daß die Schalter für das Bitleitungspaar nichtbenachbart zueinander sind.
    [26] Verfahren zum Lesen und Schreiben von Daten in einerSpeichervorrichtung, wobei das Verfahren folgende Schritte aufweist: Bereitstelleneines Bitleitungspaars, das eine Bitleitung und eine Komplementärbitleitungaufweist; Koppeln des Bitleitungspaars mit einer Mehrzahl von Leseverstärkern, wobeijeder Leseverstärkereine Vorladeschaltung aufweist, die einen einzelnen Transistor aufweist; Bereitstelleneiner Mehrzahl von Schaltern in dem Bitleitungspaar, wobei die Schalter,die dem Bitleitungspaar zugeordnet sind, versetzt angeordnet sind; Ermöglicheneines Zugriffs auf eine Speicherzelle der Speichervorrichtung; Bereitstelleneines Zugriffs auf die Speicherzelle durch ein Auswählen derSchalter; und Lesen und Schreiben von Daten in der Speicherzelle.
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    同族专利:
    公开号 | 公开日
    DE102004006948B4|2009-02-12|
    US6947344B2|2005-09-20|
    US20040170075A1|2004-09-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-09-16| OP8| Request for examination as to paragraph 44 patent law|
    2007-10-11| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2009-08-06| 8364| No opposition during term of opposition|
    2015-06-05| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
    2015-10-13| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
    2016-09-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
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